Educational Papers

1. ”תקן JTAG החדש 1149.7 IEEE“
   New-Tech Magazine, February 2011


2. ”בדיקתיות JTAG לפיני קלט-פלט מתקדמים“
   102-104 "טכנולוגיות, גיליון 304 , ינואר 2007, עמ


3. “Bridge For On-Board and On-Chip 1149.4-Compliant Testability”
   4th IEEE International Board Test Workshop, Ft Collins, CO, 2005


4. “Contactless Mixed-Signal In-Circuit Testing” (Бесконтактное внутрисхемное тестирование аналого-цифровых схем)
   East-West Design & Test Workshop EWDTW05, Odessa, Ukraine, «Радиоэлектроника и Информатика», N 3, 2005, Харьков


5. “Device and Method For Testing Mixed-Signal Circuits”
   US Patent Application #20070035321 Class: 324761000 (USPTO), filed on August 30, 2005


6. “ScanWorks במערכת Boundary-Scan יישום טכנולוגיית” Part 1 Part 2 Part 3
   גיליון 2 , 2003, עמ" 23-21 Com - רכש


7. “אסטרטגייה לאופטימיזציית בדיקות מבניות לכרטיסים”
   טכנולוגיות, גיליון 229, ינואר 2003, עמ " 128-124


8. “DFT as Test Optimization Strategy”
   The 22nd Electrical and Electronics Engineers Convention in Israel, 2002


9. “אנלוגית ומעורבת Boundary-Scan טכנולוגיית” Part 1 Part 2 Part 3
   טכנולוגיות, גיליון 229 ,ינואר 2002, עמ" 128-124


10. “Boundary-Scan אסטרטגיית פעילות תוך-מעגל בטכנולוגיית” Part 1 Part 2
    טכנולוגיות, גיליון 223 ,אוגוסט 2001, עמ" 154-158


11. “Boundary-Scan תכנון לבדיקתיות ויישום באמצעות”
    טכנולוגיות, גיליון 217 ,מרץ (2) 2001, עמ" 210-214


12. “Board Structural Test Optimization Strategy”
    Scientific Israel – Technological Advantages, vol.3, 2001, pp.126-134 (English)


13. “In-Circuit Testing Optimization Generator”
    United States Patent #20030014206


14. “Test and On-board Programming Station”
    United States Patent #20020170000


15. “The Boundary Scan Principles” (Принцип граничного сканирования)
    ChipNews Microelectronics, Moscow, 2001, #6, pp.14-19 (Russian)